`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2023/11/08 15:56:04
// Design Name: 
// Module Name: rst_manage
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module rst_manage(
    input   i_rx_clk    ,
    input   i_tx_clk    ,

    output  o_rx_rst    ,
    output  o_tx_rst    
    );

rst_gen_module #(
    .RST_PERIOD ( 2 ))
 u_rst_gen_module (
    .i_clk                   ( i_tx_clk   ),

    .o_rst                   ( o_tx_rst   )
);    

uart_rx #(
    .UART_DATAWIDTH  ( 8 ),
    .UART_CHECK      ( 0 ),
    .UART_STOP_WIDTH ( 1 ))
 u_uart_rx (
    .i_clk                   ( i_clk             ),
    .i_rst                   ( i_rst             ),
    .i_uart_rx               ( i_uart_rx         ),

    .o_user_rx_data          ( o_user_rx_data    ),
    .o_user_rx_valid         ( o_user_rx_valid   ),
    .o_user_rx_ready         ( o_user_rx_ready   )
);
endmodule
